流水线CPU

一、流水线CPU概述

1、流水线CPU的原理

流水线CPU是为提高吞吐量而创造的，五段式流水线CPU的吞吐量是单周期CPU的五倍，同一时间CPU上最多有五条指令在运行。如何达到同一CPU上五条指令呢？答案就在于把每条指令都拆分成五个阶段，按照CPU硬件执行流来拆成五段：IF（instruction fetch）、DEC（decode）、EXE（execute）、ME（memory）、WB（write back），CPU上五段部分分别执行一条指令的一个阶段。

因为CPU上五段分别进行不同指令的不同阶段，每段都需要自己当前执行指令的数据：IF段所用数据为指令地址，可有pc寄存器提供；DE、EXE、ME、WB段所用数据包含但不限于指令内容，一定需要对应流水线寄存器保存。

2、流水线CPU设计的难点

流水线CPU同时有多条指令运行，一个很重要的设计因素是解决冲突。冲突包含硬件冲突、控制冲突和数据冲突。

• 硬件冲突

  硬件冲突是说同一时刻需要对同一互斥硬件（一次只允许一次读或写）进行访问，举例来说，D段需要从存储器中取出指令，M段需要对存储器写入数据，这两个操作同时进行就会带来冲突，在这里IM和DM是独立的两个存储器，因此不必考虑。

• 控制冲突

  控制冲突是分支指令和跳转指令带来的冲突。分支指令的最终分支地址晚于下一周期到来，导致下一条指令的地址不能及时算出或者决定；跳转指令的跳转地址晚于下一周期到来，导致上述同样冲突。解决这样的冲突主要是通过假设不跳转或者延迟槽。假设不跳转是说先假设不跳转和分支，正常执行下一条指令，当计算出要跳转时清楚已执行的结果。延迟槽是说跳转指令后面加空指令nop，即等待跳转地址计算出来再决定是继续下一条指令还是跳转。

• 数据冲突

  数据冲突是关于数据“新鲜性”的冲突。指令的执行离不开寄存器，有的指令会利用寄存器数据，有的指令会写回寄存器，有的指令两者皆有，当前序执行的指令的目的寄存器（将要写回的寄存器）和后序执行的指令的源寄存器（利用其数据的寄存器）相同时，就存在数据关联。当前序指令数据还未写入寄存器，后序指令就要用到该数据时，就会产生错误（冲突）。解决这种冲突需要暂停或者转发：当前序指令的“新”将要写回寄存器的数据（计算）赶不及后序指令使用其数据时就需要暂停后序指令，直到前序指令的“新”数据准备好；当前序指令的“新”数据能赶上后序指令的使用，当前序指令的“新”数据准备好后，转发给后序指令当前所处阶段的流水线寄存器，以达到更新数据的效果。

注意：以下是笔者设计流水线的流程（吃百家饭得来）

二、流水线CPU的功能设计

1、支持指令

2、流水线寄存器

流水线寄存器记录上一阶段的数据并保持，供所在阶段使用，因此每阶段寄存器所需数据如下：

3、所需硬件

先不考虑所有冲突而只考虑执行指令，和单周期CPU的功能硬件设计一样，列出所需硬件，不一样的是指令分五段执行，硬件也可分阶段列出。

本表不包含多选器，多选器在整合数据通路时给出。

下面列出的硬件中有三个值得说明：

• BEEXT和RDEXT

  支持指令中有sh，sb，lh，lhu，lb，lbu这些对半字、字节操作的指令，但是存储器是按照字读或者写的，因此对于存储指令需要BEEXT给出字节选择信号，对于加载指令需要RDEXT处理读出的字。

  BEEXT接受的输入为AO_M1_0和三个布尔信号（分别代表指令是否为sw，sh，sb）。AO_M1_0意义是ALU输出在M段结果的低两位，也就是写入地址对4取模的结果（一个字4字节）。BEEXT产生的输出是四位信号，分别表示将要存储的数据的四个字节是否存储。

  RDEXT接受的输入为AO_W1_0、RD_W和五个布尔信号（分别表示指令是否是lw，lh，lhu，lb，lbu）。AO_W1_0是ALU输出在W段结果的低两位，也就是读出地址对4取模的结果。RD_W是DM中读出的字。按照五条指令的要求分别对RD_W处理，最后根据五个布尔信号选择一个输出。

• MDU

  乘除运算单元和hi，lo寄存器所在。whi和wlo是hi，lo寄存器的写入信号。start是乘除运算的启动信号，busy是乘除运算进行中的信号。这里乘法模拟用5个时钟周期完成（start后的第一个上升沿开始，busy高亮五个周期），除法模拟用10个时钟周期完成。

4、数据通路

将流水线寄存器和功能硬件针对每一条指令连接起来。

5、整合数据通路

将上面的数据通路整合起来，得到硬件间的连接情况。当某一硬件的某一端口前输入来源不唯一时，需添加多选器来选择一个作为输入。

6、控制信号

列出所有指令的控制信号表。

三、流水线CPU的冲突解决

0、特别说明

我们现在要考虑流水线CPU的冲突问题，前面说过的三类冲突问题：硬件冲突在这里没有，因为IM和DM的独立；控制冲突通过延迟槽解决，因此硬件上也不需要多余设计（如果用假设不跳转的思路，需要增加流水线寄存器的同步清零信号，以清除错误执行指令的结果，且添加同步清零的控制逻辑）；数据冲突是我们着重要考虑的问题，关键在于什么时候暂停，什么时候转发，并且逻辑不能太复杂，经过大佬方法点拨和个人揣摩，我采取如下方法。

1、AT法

AT法是大佬的叫法，按我下面的表格，更适合叫做是SDT法，即源头、目的时间法。

对任意一条标准指令（只涉及通用寄存器的指令），有源头寄存器和目的寄存器：当一条通用指令i需要寄存器s1、寄存器s2的数据时，s1和s2就是i的源头寄存器（不需要用到数据时，s1和s2为0）；当一条通用指令i需要写入寄存器des时，des就是i的目的寄存器（不需要写寄存器时，des为0）。

对于源寄存器s有时间tuseD（/E/M），意思是在从D（/E/M）段开始，过几个时钟周期需要使用s里的数据。对于目的寄存器des有数据tnewD(/E/M)，意思是从D（/E/M）段开始，过几个时钟周期des的数据被更新。

• 什么时候要暂停

  暂停的时刻放在D段，每条指令i在D段时，要和它前面的指令j对照判断，看是否需要暂停：当i的源寄存器和j的目的寄存器相同时（设为寄存器k），i和j存在数据关联，这时如果i的tuse大于j的tnew，代表k中数据还没被j准备好（甚至不能转发过来），这时需要暂停D段指令i，否则i会使用k中旧数据里错误运行。

  暂停需要做的工作很简单，将pc和D段流水线寄存器禁止使能，即一直维持当前数据直到D段指令和前序指令没有数据关联或者tuse不大于tnew。

• 何时转发？转发去哪？转发什么？

  当前序指令的tnew为0时代表新数据已经准备好，需要立刻转发到前面以备可能的数据冲突。

  这里是转发到前面阶段（比如D段）的最开始，紧接着对应阶段的寄存器数据源头（比如RD1、RD2、RS_E、RT_E），和原本流水线寄存器的输出一起被选择（比如多选器MFRSD、MFRTD），当数据关联时就选择转发的数据（比如FRSD、FRTD），否则选择原来数据（比如RD1、RD2）。

  转发的是前序指令已经准备好的数据，在每一阶段可以根据指令类别写出待转发数据，得到真值表。

  特别的对于W段指令到D段指令的转发，由于W段写入和D段读出都是对于寄存器堆，我们采用内部转发：通过寄存器堆的结构使得，在同一个时钟上升沿，若有数据写入寄存器r，也有从寄存器r读出数据的请求，将将写入数据直接读出。这样一来，W段到D段的数据不再需要外部转发。

对于非通用指令，比如mult、div、mfhi、mflo、mthi、mtlo，通过下表分析可知：它们内部不存在数据冲突，因为写回hi/lo和计算出结果在同一周期内完成；它们和通用指令之间的数据冲突处理方式和前面一样。