1. 检查时钟引脚配置（pin planner）引脚是否配置正确
2.检查硬件时钟输出，是否有波形
- 有源晶振通常上电就有输出，出问题可能性较小
- 无源晶振太容易出问题了，动不动就不振荡
- 两侧的电容大小是否配的相同？
- 两侧电容接法是否正常，通常两侧电容另一边接地较容易起振
3. STP的采样时钟
- 采样时钟的选择是否合理（公用其他时钟容易出现该现象）
- 采样深度是否合理，可以适当修改（暂时并不清楚多少算合适，继续学习吧）
- 建议使用PLL单独倍频一个时钟信号，只用于当STP采样时钟
SignalTap-II waiting for clock
原文：https://www.cnblogs.com/linxionglei/p/13086094.html
