
经典的时序分析模型
reg a源端寄存器
reg b目的端寄存器,有共同的时钟源

第四类是纯组合的路径
前三类是同一类


Tdata是布线延时h和逻辑延时和逻辑延迟

捕获沿


数据到达之后至少存在Th,新的数据不能太早的到


保持时间的余量
新的数据不能太早的到达,否则破坏了

余量的计算

对于保持时间到达时间是下一个数据到达的时间


Tlogic和我们的代码风格,设计有关,Tnet和布局布线有关
系统的时钟频率和三个量有关


原文:https://www.cnblogs.com/ICworkman/p/12151704.html