verilog 基础知识

1. 基本门原语的输出端口必须写在端口列表的前面，基本门原语的例化名可选（可以没有名字）；
2. n输入原语：
3. 标识符大小写敏感，由大小写字母、数字、下画线( _ )和$组成；·变量第一个字符只能是字母或下画线；
4. 格式指示符对大小写不敏感（b, o, d, h）;
5. 除标识符以外，描述文本可以随意使用空格；
6. 原语中不能有任何例化或嵌套；
7. verilog矢量表示为vector[highest：lowest]，表达式可以选取部分区间，若选择区间在原区间以外则返回未知量x;
8. 常用的电路功能验证方法有：逻辑仿真（通过把激励波形加到电路中，监视仿真波形确定电路逻辑）与形式验证（通过复杂的数学论证来证明电路功能，用于大规模复杂电路）；
9. 所有线网类型在仿真开始阶段都赋值为z，除了trireg为x（与开关电平模型有关）；
10. 寄存器类型reg变量开始赋值为x；
11.  ?在UDP中代表输入可以是0、1或者x;
12. 时序UDP的输出必须声明为reg；

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原文：https://www.cnblogs.com/lizhiqing/p/11912102.html