verilog HDL设计以模块为基础，以关键字module开始，以endmodule结束，其格式如下：
对于模块例化（实例调用）的时候，需要将两个端口的信号连接起来，在Verilog HDL中有两种方法进行端口连接：顺序连接和名称连接。这两种连接方式只可单独使用，不可混合使用。
需要连接到模块实例的信号必须和模块声明时的目标端口列表中的位置保持一致。
第三章 Verilog HDL的模块化设计和描述方法
原文：https://www.cnblogs.com/guojun-junguo/p/9230601.html
