verilog中处理该问题较为复杂，尤其是当该inout类型信号比较多或者来自第三方IP时。
这时候，最佳的处理方法是使用模块原理图设计方式。^_^
FPGA中PIN连接inout类型信号
原文：http://www.cnblogs.com/GB-B/p/4809020.html
